「总结」
清一色的「通过」。
可惜没有考 P8。还是太摆烂啦！
虚假的原因：考期了。
真实的原因：肝原！
小技巧
快速变换模块声明为模块实例
从使用 Verilog 搭建 CPU 开始，我们就会遇到许多很长很长的模块定义，这个时候由于除了虚拟机上的 Sublime 以外，都没有自动生成模块实例的方式，手动将 input [31:0] addr 之类的模块声明转换为 .addr(addr) 之类的实例声明很困难。有没有什么快速的方案呢？当然是有的。使用正则表达式替换即可。
如在 VSCode 中：
查找 (input|output)\s*(\[.*?\])?\s*(\w+?)(,|\n) 替换为 .$3($3)$4 即可。
